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Xilinx 三态以太网 MAC 产品和软件要求

Hardware Evaluation Time Out Period * : ~ 1-8 hrs

软 TEMAC 内核软件需求表

Xilinx 提供以下三态以太网 MAC 解决方案:

  • 软 TEMAC 内核(单独授权)
  • 硬 TEMAC 模块

Xilinx® 软三态以太网 MAC 内核必须在项目或站点许可页面单独授权。

  • 使用软三态以太网 MAC 内核:
    • 针对 7 系列器件时,或
    • 针对 Spartan® 系列器件时,或
    • 向设计添加额外的 TEMAC 块,这些设计需要的 TEMAC 比在某些 Xilinx FPGA 系列器件上作为硬模块提供的 TEMAC 更多。

软 TEMAC 内核软件需求表

LogiCORE™ 交付工具 许可 AXI4 支持 软件支持 支持的器件系列
三态以太网 MAC
v9.0 (AXI)
Vivado® 必须获得许可证
EF-DI-TEMAC-PROJ
or
EF-DI-TEMAC-SITE
AXI4-Stream
AXI4-Lite
Vivado 2018.1 Kintex® UltraScale+™
Virtex® UltraScale+
Zynq® UltraScale+
Kintex UltraScale™
Virtex UltraScale
Zynq-7000
Artix®-7
Kintex-7 / -2L
Virtex-7 / XT / HT / -2L
V5.5 (AXI) ISE® CORE Generator 必须获得许可证
EF-DI-TEMAC-PROJ
or
EF-DI-TEMAC-SITE
AXI4-Stream
AXI4-Lite
ISE 14.4

Zynq-7000
Artix-7
Kintex-7 / -2L
Virtex-7 / XT / HT / -2L
Virtex-6 HXT / LXT / SXT / CXT / -1LSpartan®-6 LX / LXT

  

三态以太网 MAC
v4.6 (Non-AXI)
ISE CORE 生成器 必须获得许可证
EF-DI-TEMAC-PROJ
or
EF-DI-TEMAC-SITE
   ISE 14.1 Virtex-6 HXT / LXT / SXT / -1L
Virtex-5 FXT / SXT / LXT
Virtex-5 LX
Virtex-4 FX/SX/LX
Spartan-6 LX / LXT
Spartan-3A DSPSpartan-3 / 3E
  
AXI 1G/2.5G Ethernet Subsystem v7.1 Vivado 必须获得许可证
EF-DI-TEMAC-PROJ,
EF-DI-TEMAC-SITE,
或者在 Virtex 器件中使用免费的嵌入式 TEMAC
AXI4-Stream
AXI4-Lite
Vivado 2019.1 Kintex UltraScale+
Virtex UltraScale+
Zynq UltraScale+
Kintex UltraScale
Virtex UltraScale
Zynq-7000
Artix-7
Kintex-7
Virtex-7
Spartan-7

AXI Ethernet

v3.01a

EDK 必须获得许可证
EF-DI-TEMAC-PROJ,
EF-DI-TEMAC-SITE,
或者在 Virtex 器件中使用免费的嵌入式 TEMAC
AXI4-Stream
AXI4-Lite
ISE 14.1 Kintex-7
Virtex-7
Virtex-6 HXT / LXT / SXT
Spartan-6 LXT / LX
  

XPS_LL_TEMAC
v2.03a

  

EDK 必须获得许可证
EF-DI-TEMAC-PROJ,
EF-DI-TEMAC-SITE,
或者在 Virtex 器件中使用免费的嵌入式 TEMAC
  

ISE 12.4

EDK 12.4

Virtex-5 SXT / LXT
Virtex-5 LX
Virtex-4 FX / SX / LXSpartan-3A / 3AN / 3A-DSP

AXI Ethernet Lite
v3.0

  

Vivado

  

随 Vivado 提供 AXI4
AXI4-Lite

Vivado 2019.1

  

Kintex UltraScale+
Virtex UltraScale+
Zynq UltraScale+
Kintex UltraScale
Virtex UltraScale
Zynq-7000
Artix-7
Kintex-7
Virtex-7

AXI Ethernet Lite

v1.01b

  

EDK 随 EDK 提供 AXI4
AXI4-Lite
EDK 14.1 Zynq-7000
Kintex-7
Artix-7
Virtex-7
Virtex-6 HXT / LXT / SXTSpartan-6 LXT / LX
XPS 以太网 Lite
v4.00a
EDK 随 EDK 提供    ISE 12.3 Virtex-6 HXT / LXT / SXT
Virtex-5 TXT / SXT / LX
Virtex-4 SX / LX / FX
Spartan-6 LXT / LX
Spartan-3A / 3ANSpartan-3 / 3E

以太网 AVB 端点软件需求表

LogiCORE™ 交付工具 许可 AXI4 支持 软件支持 支持的器件系列

以太网 AVB 端点
v5.4
ISE CORE 生成器 必须获得许可证
EF-DI-EAVB-EPT-SITE

AXI4-Stream

AXI4-Lite

Vivado 2012.1 Artix-7
Kintex-7 / -2LVirtex-7 / XT / HT / -2L
以太网 AVB 端点
v5.4
ISE CORE 生成器 必须获得许可证
EF-DI-EAVB-EPT-SITE

AXI4-Stream

AXI4-Lite

ISE 14.1 Zynq-7000
Artix-7
Kintex-7 / -2L
Virtex-7 / XT / HT / -2L
Virtex-6 CXT / HXT / LXT / SXT / -1L
Virtex-5 FXT / SXT / LXT
Virtex-5 LX
Spartan-6 LX / LXTSpartan-3A DSP
以太网 AVB 端点
v3.2
ISE CORE 生成器 必须获得许可证
EF-DI-EAVB-EPT-SITE

AXI4-Stream

AXI4-Lite

ISE 14.1 Virtex-6 CXT / HXT / LXT / SXT / -1L
Virtex-5 FXT / SXT / LXT
Virtex-5 LX
Spartan-6 LX / LXTSpartan-3A DSP

硬 TEMAC 模块软件需求表

  • 硬 TEMAC 块内核在 ISE® CORE Generator™ 或 EDK 软件中免费提供

LogiCORE™ 交付工具 许可 AXI4 支持 软件支持 支持的器件系列
随 ISE CORE 生成器提供
Virtex-6 嵌入式 TEMAC 封装程序
v2.3 (AXI)
v1.6 (Non-AXI)
随 ISE CORE 生成器提供 无需许可证 AXI4-Stream

AXI4-Lite

ISE 14.1 Virtex-6 CXT / HXT / LXT / SXT / -1L

Virtex-5 嵌入式 TEMAC 封装程序
v1.8

  

随 ISE CORE 生成器提供 无需许可证    ISE 14.1 Virtex-5 TXT / FXT / SXT / LXT
Virtex-4 嵌入式 TEMAC 封装程序
v4.8
随 ISE CORE 生成器提供 无需许可证    ISE 12.1 Virtex-4 FX
随 EDK 提供

XPS_LL_TEMAC
v2.03a

  

(硬 TEMAC 配置)

随 EDK 提供 无需单独的许可证    ISE 11.4 或更新版 Virtex-6 CXT / HXT / LXT / SXT / -1L
Virtex-5 FXT / SXT / LXT
Virtex-4 FX/SX/LX

Download the required software from the Xilinx.com Downloads page. For information on New Features, Known Issues, and Patches please refer to the Licensing Solution Center.

* A Hardware Evaluation license for any of the IP cores above will enable you to parameterize, generate and instantiate these cores in your design. You will also be able to perform functional and timing simulation and generate a bitstream that you can use to download and configure your design in hardware.

The IP cores in this table will be fully functional in the programmed device for certain amount of time. After this time, the IP will "time out" (cease to function) and you will need to download and configure the FPGA again.

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