重要提示
如需在 2019.1 之后版本获得 XAUI / RXAUI 支持，请联系 Missing Link Electronics
产品描述
免费参数化内核，采用 Kintex™ UltraScale™、Virtex™ UltraScale、Virtex 7、Kintex 7、Artix™ 7、Zynq™ 7000、Virtex 6、Virtex 5、Virtex 4 FX、Virtex II Pro 以及 Spartan™ 6 中提供的串行 I/O 收发器支持 XAUI 功能。
AMD 10 Gigabit Attachment Unit Interface (XAUI) LogiCORE™ IP 提供了 1 个四通道高速串行接口，实现了每秒 10Gb（Gbps）的总吞吐量。内核以 156.25MHz 的内部时钟速度运行，包含 XGMII 扩展子层（DTE 和 PHY XGXS）和 10GBASE-X 子层，见IEEE 802.3-2012 第47和48条。此外，内核支持用于访问 IEEE 802.3-2012 第 45 条管理寄存器的可选串行 MDIO 管理接口。MDIO 接口可省略，以节省逻辑。在这种情况下可通过位向量提供简化的管理接口。
设计符合IEEE 802.3ae-2012 标准，包含以下功能：
- 支持错误检测的 8B10B 编码/解码
- 逗点检测
- RX 弹性缓冲/通道绑定
- 尖端 PMA (SERDES)
- 发送端空闲生成
- 每个接收信道上的同步状态机
- 接收端去偏移状态机（通道绑定）
- 全套管理寄存器（根据 IEEE 802.3ae 规范）
XAUI 内核非常适合为通信设备提供高性能互连技术，有助于轻松连接支持这一标准的 10 Gbps 收发器（例如符合 XENPAK 标准的器件）。
主要特性与优势
- 面向 XAUI 应用的单芯片解决方案
- 在 7 系列和 Virtex 6 器件中使用 4 个收发器，在 6.25 Gb/s 的速率下支持 20G 双速率 XAUI（两倍 XAUI）
- 设计符合 IEEE 802.3-2008 规范的要求
- 允许在 7 系列、Virtex 6、Virtex 5、Virtex 4 FX、Virtex II Pro 或 Spartan 6 FPGA 与行业标准 ASSP PHY 器件之间进行直接连接
- 支持 32 位 DDR 或 64 位 SDR 后端接口
- 使用数字时钟管理或混合模式时钟管理器实现可选 XGMII 接口时钟
- 利用 DDR I/O 原语实现可选 XGMII 接口
- 使用以 3.125Gbps 速率运行 4 个信道的 7 系列、Virtex 6、Virtex 5、Virtex 4 和 Spartan 6 收发器实现 XAUI 接口
- 可选 802.3-2008 条款 48 状态机
- 在单个网表中实现 DTE XGXS、PHY XGXS 和 10G BASE-X PCS
- 支持 10 Gb 光纤通道 (10-GFC) XAUI 数据速率和流量