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设计保存是一种面向复杂设计的流程,可以保存模块的实现结果,以供下一个实现迭代使用。通常,设计内的复杂模块不会发生变化,但是可能会难以满足 QoR 要求。将时间反复地花在让这些模块保持时序上不仅令人沮丧,而且还效率低下。设计保存流程通过让用户满足设计的关键模块上的时序,然后在将来的迭代中重新使用这些实现结果而解决了这个问题。这会减少设计的时序收敛阶段的实现迭代次数,并且缩短验证阶段的时间。

设计保存流程

设计保存流程利用了分区技术 - 一种能够保证准确保存(直到布线)先前产生的实现结果的成熟实现特性。

设计保存流程以综合流程开始,能够分别综合各个 RTL 模块,以便防止一个模块内的设计变化导致其它模块产生不同的综合结果。支持第三方增量综合流程和自底向上综合流程(多个综合项目和网表)。利用 13.1 启动设计,支持使用 XST 的增量综合,以满足 6 系列和 7 系列器件设计要求。

在 PlanAhead 设计环境中或通过命令行添加并管理分区。到使用现有时序收敛技术满足了关键模块上的时序要求时,整个设计就被实现了。一旦时序要求满足了,主要分区就会被导出到导入目录中,以供下一个迭代使用。分区技术会通过使用“复制和粘贴”算法导入结果,利用导入目录内的实现结果,保证实现相同的时序结果。一旦模块满足了时序要求,您就可以保存它,从而减少了保持时序通常需要的迭代次数。并且,只有实现过的模块需要验证,因为导入的模块可以保证具有相同的时序。

  • 灵活的工作环境
  • 针对 GUI 支持的 PlanAhead™(针对 6 系列与 7 系列的 RTL 项目; 针对所有 FPGA 器件的网络列表项目)
  • 命令行支持现有的批处理文件
  • PlanAhead 内的 Chipscope 插入器(Inserter)支持
  • 具备所有的设计保存流程特性
  • 用户在控制
    • 用户决定何时实现、导入和导出
    • 修改实现选项,而不会影响导入的分区
    • 在整个分区边界内实现限定的边界优化
    • 分区信息存储在 ASCII(xml)文件内
  • 简便易用
    • 丰富的 DRC 消息突出显示了改进设计的方法
    • 可以在网表(内核)上实现分区,而无需 RTL 封装
  • 与 Coregen IP 协同工作
    • 专注于 PCIe 和 MIG 内核上
  • 利用功能强大的分区技术支持整个设计的实现
  • 支持 Spartan®-3, Spartan-6, Kintex®-7, Artix®-7, Zynq-7000, Virtex®-4, Virtex-5, Virtex-6 和 Virtex-7 FPGA 系列
  • 减少了时序收敛阶段的迭代次数
  • 缩短了验证阶段的时间