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SelectIO
利用Virtex™-4 FPGA可以轻松构建功能强大的高速存储器和网络接口。所有Virtex-4平台包括可配置的、高性能SelectIO™技术，以便支持多种I/O标准。 Virtex-4 FPGA提供多达960个用户I/O，支持20多个单端和差分电平I/O标准，因此，在一个器件上可以共存几个并行系统接口标准。每个I/O块都使用新的ChipSync™技术，使得最新的高速元件能够很容易地与源同步接口。另外，由于XCITE技术的推动，每个I/O块都提供片上有源I/O终端，去掉了外部终端电阻，从而提高了信号的完整性、节省了板空间，并降低了系统成本。
每个I/O中的ChipSync 源同步接口技术!
为确保新一代高速器件之间的可靠数据传输，硬件设计者正转而使用源同步设计技术，使用这种技术，发送数据的元器件产生自己的时钟信号，并随传送的数据一起发送。ChipSync技术使用每个Virtex-4 I/O中都有的关键内置电路，简化了元件接口设计。
ChipSync技术自动管理较低的内部FPGA频率
- ChipSync技术简化了设计；通过使用嵌入式SERDES，对并行总线接口进行串行化和去解串，使数据速率与内部FPGA电路的速率相匹配，从而提高了性能。ChipSync技术使差分I/O的数据速率超过1 Gbps，单端I/O的数据速率超过600 Mbps。这种能力简化了接口的设计，如SPI-4.2、XSBI、SFI-4 及RapidIO和HyperTransport。
ChipSync技术消除了建立和保持时间问题
- ChipSync技术通过补偿导致数据和时钟信号之间产生歪斜的布线问题，简化了网络接口和高速存储器的存储器接口的实现，高速存储器包括DDR 2 SDRAM、QDR II SRAM、FCRAM II和RLDRAM II。内置的电路实现了每个数据和时钟通道之间的延迟，延迟以80 ps步进，可以满足可靠数据捕捉的设置和保持要求。为满足大于一位间隔的极端歪斜电平的需要，ChipSync技术提供了Bitslip能力。一个可选的训练模式简化了所有通道中对齐数据字的任务。
时钟识别I/O
- ChipSync技术使用时钟识别I/O，可以同时实现多个源同步接口。Xesium时钟控制使每个器件可以具有多达24个时钟域。每个域可以有多达6个I/O作为数据捕捉的时钟源。单个I/O时钟可以控制多达95个I/O，提供很大的时钟灵活性和大量时钟。
SelectIO 输入/输出块 (IOB)
每个IOB是用户可配置的，可以用做输入、输出或双向I/O。所有的I/O支持单端和微分电标准。
- 单端电气标准 支持LVTTL, LVCMOS (3.3V, 2.5V, 1.8V, and 1.5V), PCI (33 和 66 MHz), PCI-X, GTL 和 GTL+, HSTL 1.5V 和 1.8V (I, II, III, 和 IV级), SSTL 2.5V 和 1.8V (I 和 II级)。
- 差分电气标准支持840 LVDS, 扩展LVDS (2.5V), 总线 LVDS, ULVDS, LVPECL 2.5V, 和超级传输(LDT)。 所有I/O 均可配置为无任何替换限制的差分I/O，以增强灵活性。
- 内置双倍数据速率输入和输出寄存器，可以实现DDR和QDR接口。
- 17个I/O Bank支持具有独立参考电压的多电压电标准。
XCITE数控阻抗技术 - Xilinx公司的创新技术
为保持信号完整性，需要I/O终端负载匹配。对于有数百I/O和采用先进封装技术的FPGA器件来说，外部终端匹配电阻方式不再可行。所有Virtex-4 I/O结构包括第三代Xilinx控制阻抗技术(XCITE)片上有源I/O终端。这些内置的电路动态地消除了由于工艺、温度和电压变化引起的驱动强度的变化。
Virtex-4 XCITE DCI技术优势
- 用于单端和差分标准的串行、并行和差分终端。
- 最大的灵活性， 所有I/O组支持串行和并行终端。
- 输入、输出、双向和差分 I/O支持。
- 很宽的串联阻抗范围: 20 ohm - 100 ohm
- 流行标准支持包括LVDS, LVDSEXT, LDT, ULVDS, LVCMOS, LVTTL, SSTL, HSTL, GTL, 和GTLP
- 全和半阻抗输入缓冲器
| XCITE DCI技术的优势 |
| 优点 |
详细内容 |
| 第二代技术 |
经过现场验证并广泛为客户所使用 |
| 更低的成本 |
更少的匹配电阻、更少的PCB走线以及更小的电路板面积使PCB成本更低。 |
| 完全的I/O灵活性 |
任意I/O组支持任意终端阻抗匹配方式。其它非XCITE技术的解决方案功能受到限制。 |
| 最大的I/O带宽 |
更小的输出电压摆幅和信号反射使I/O带宽达到最大。 |
| 免受温度和电压变化影响 |
温度和电压变化导致严重的阻抗不匹配。XCITE技术动态调整片上阻抗，适应此类变化，从而提高可靠性。 |
| 消除线端反射 |
通过消除封装引脚和电阻之间的距离，改进了分离终端负载匹配技术。 |
| 提高系统可靠性 |
电路板上的器件更少，提供更高的可靠性。 |
| SelectIO 技术为这些标准提供完整的支持 |
| 并行标准(单端/差分) |
接口 |
单位通道最大数据速率 |
| PCI |
32 位/33 MHz, 64 位/66 MHz, 3.3V PCI |
33/66 Mbps |
| PCI-X |
64 位, 133 MHz, 3.3V PCI-X |
133 Mbps |
| 带 XGMII 的 1 Gb 以太网 |
8 位 GMII |
125 Mbps |
| 带 XGMII 的 10 Gb 以太网 |
32 位 HSTL |
312.5 Mbps |
| RapidIO |
8/16 位 LVDS |
500 Mbps |
| POS PHY 3 级 |
32 位 CMOS |
104 Mbps |
| POS PHY 4 级 |
16位 LVDS |
840 Mbps |
| Flexbus 4 |
64位HSTL |
200 Mbps |
| HyperTransport |
2/4/8/16/32位超级传输(LDT) |
800 Mbps |
| CSIX |
32位HSTL |
200 Mbps |
| XSBI |
16位 LVDS |
644 Mbps |
| SFI-4 |
16位 LVDS |
622 Mbps |
| SelectIO 支持单端以及差分标准 |
协议实现和桥接
协同工作能力
- Xilinx 与业界领先的ASSP供应商合作，参与了协同工作试验活动，发布了经过验证的标准协同工作能力。
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