产品描述
LogiCORE™ JTAG to AXI Master IP 核是一款可定制内核，不仅可生成 AXI 事务处理，而且还可驱动系统中 FPGA 的内部 AXI 信号。这不仅支持 AXI4 接口和 LITE 协议，而且还可使用参数进行选择。AXI 数据总线的宽度可定制。该 IP 可通过 AXI4 互连驱动 AXI4-Lite 或 AXI4 存储器映射从接口。此外，这还可作为主接口连接至互联。与该核进行运行时互动，需要使用 Vivado™ 逻辑分析器特性。
主要功能与优势
- 提供 AXI4 主接口
- 用于设置 AXI4 和 AXI4-Lite 接口的选项
- 用户可选 AXI 数据宽度 — 32 和 64
- 用户可选 AXI ID 宽度，高达 4 位
- 用于与硬件互动的 Vivado 逻辑分析器 Tcl 控制台接口
- 支持 AXI4 和 Lite 事务处理
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