加速集成

基于模块的 IP 和 VIVADO IP Integrator 集成

概述

Vivado® Design Suite 可提供业界首款即插即用型 IP 集成设计环境并具有IP 集成器特性，从而解决了 RTL 设计生产力问题。

Vivado IP Integrator 可提供基于 Tcl、设计期正确的图形化设计开发流程。IPI 特性可提供具有器件和平台意识的互动环境，能支持关键 IP 接口的智能自动连接、一键式 IP 子系统生成、实时 DRC 和接口修改传递等功能，此外还提供强大的调试功能。

在 IP 之间建立连接时，设计人员工作在“接口”而不是“信号”的抽象层面上，从而大幅提升了生产力。这通常采用业界标准的 AXI4 接口，不过 IP 集成器也支持数十个其它接口。

设计团队在接口层面上工作，能快速组装复杂系统，充分利用 Vivado HLS、System Generator、Xilinx SmartCore™ 和 LogiCORE™ IP 创建的 IP、联盟成员 IP 和自己的 IP。通过利用 Vivado IPI 和 HLS 的完美组合，客户能将开发成本相对于采用 RTL 方式而言节约高达 15 倍。

Vivado IP 集成器的优势包括：

在 Vivado 集成型设计环境中的紧密集成
- IP Integrator 层次化子系统在整个设计中的无缝整合
- 快速捕获与支持重复使用的 IP Integrator 设计封装
- 支持图形和基于 Tcl 的设计流程设计
- 快速仿真与多设计视窗间的交叉探测
支持所有设计域
- 支持处理器或无处理器设计
- 算法集成 (Vivado HLS 和 System Generator) 和 RTL-level IP
- 融 DSP、视、模拟、嵌入式、连接功能和逻辑为一体
注重设计生产力
- 可在设计装配过程中，通过复杂接口层面连接实现 DRC
- 常见设计错误的识别和纠正
- 互联 IP 的自动 IP 参数传递
- 系统级优化
- 自动设计辅助

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使用 Vivado HLS 基于模型的 DSP 设计集成实现基于 C 的 IP 生成

作为可编程解决方案电子系统级设计工具的领先提供商，Vivado Design Suite System Edition 可提供 Vivado 高层次综合，面向 C、 C++ 和 SystemC，以及基于 MATLAB™/Simulink™ 的 System Generator for DSP。这些解决方案支持在 VHDL 和 Verilog 中直接综合高层次 IP 核规范，从而可将 IP 核验证速度提高 100 倍以上，同时将 RTL 创建速度提高 4 倍。您可以单独使用这些高度集成的工具，也可以综合结果分析，在 Vivado Design Suite 中使用可重用的 IP 核。

技术文档