产品描述
面向 Spartan™ 6 GTP 收发器的 LogiCORE™ ChipScope™ Pro Integrated Bit Error Ratio Tester (IBERT) 核是一个可定制的核，可用于评估和监控 Spartan 6 GTP 收发器的运行状况。该设计包含在现场可编程门阵列 (FPGA) 逻辑中实现的模型生成器和检测器，能够访问串行收发器的端口及动态重新配置端口 DPR 属性。此外，还包含通信逻辑，允许设计通过 联合测试行为组 (JTAG) 接口进行运行时间访问。IBERT 内核是一款独立的设计，其生成过程贯穿了整个实现流程（包括生成比特流）
主要功能与优势
- 可在 ChipScope Pro 分析器软件与 IBERT 内核之间提供通信路径
- 用户可选数量的 Spartan 6 GTP 收发器
- 可根据所需的线路速率、参考时钟速率、参考时钟源以及数据通路宽度定制每个收发器
- 需要一个从一个引脚或一个已启用的串行收发器提供的系统时钟
技术支持
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