产品描述
面向 Virtex™ 6 FPGA GTH 收发器的 LogiCORE™ ChipScope™ Pro Integrated Bit Error Ratio Tester (IBERT) 核是一个可定制的核，可用于评估和监控 Virtex 6 GTH 收发器的运行状况。该设计包括采用 FPGA 逻辑实现的模式生成器和检查器，并能够接入 串行收发器 的端口和 DRP 端口。还包括了通信逻辑，可通过 JTAG 在运行时间进行设计访问。IBERT 内核是一个独立设计，其生成过程贯穿了整个实现流程（包括生成比特流）。
主要功能与优势
- 提供 ChipScope Pro Analyzer 软件和 IBERT 核之间的通信路径。
- 用户可选数量的 Virtex 6 FPGA GTH 收发器。
- 可根据所需的线速、参考时钟速率、参考时钟源以及数据通路宽度来定制每个收发器。
- 需要源自引脚的系统时钟。
技术支持
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